1. 协助资深工程师参与大规模SoC项目的布局规划（Floorplan）、分区（Partitioning）及模块互连整合工作，逐步独立完成子模块的布局规划任务。 2. 参与后端设计自动化脚本开发与流程维护优化，基于Tcl/Python编写常用自动化处理脚本，提升团队布局布线环节的工作效率。 3. 协助全芯片时钟树综合（CTS）及时序收敛（Timing Closure）分析与优化，逐步掌握Innovus/ICC2等主流布局布线工具的基础操作。 4. 参与物理验证（DRC/LVS/Antenna）流程，协助完成问题排查与修复，独立完成常规物理验证报告的整理输出。 5. 参与功耗与可靠性分析（IR/EM Check），学习压降和电迁移问题的基础诊断方法，协助完成对应修复方案的落地。

1. 微电子、电子工程、集成电路、电子信息等相关专业，2027届本科及以上学历毕业生，硕士学历优先考虑。 2. 具备数字IC后端或物理设计相关的课程设计、研究课题或实习经历，熟悉芯片设计从RTL到GDS的完整基础流程。 3. 了解Synopsys/Cadence主流后端工具的基础操作，有Innovus/ICC2工具实操经验者优先，能独立完成简单模块的布局布线流程。 4. 掌握数字电路、半导体物理等专业基础知识，了解STA静态时序分析的基本概念，能看懂基础的时序报告并定位简单时序问题。 5. 具备Tcl或Python脚本编程基础，能编写简单的自动化处理脚本，减少重复手动操作。 6. 了解Linux操作系统常用命令，能在Linux环境下完成常规文件操作、工具调用等工作。 7. 具备良好的英文文献阅读能力，能独立查阅EDA工具官方手册、工艺厂提供的设计规则文档。